针对半导体产业未来对高效能与节能需求，市场分析归纳目前半导体发展趋势最主要分成两大部分：（1）藉由制程不断微缩化达到高效能与节能目标，例如45nm制程较前一世代65nm制程提升40%的效能，同时功耗可降低10%-20%；另外针对低功耗制程部分，45nm静态（static）功耗和前一世代65nm制程相比，降低幅度高达50%；至于在FD SOI（全空乏绝缘层覆矽）制程关于功耗部分分析发现可比Bulk CMOS制程降低40%；（2）透过高度系统整合技术发展达到高效能与节能目的，例如SoC、SiP及3D IC这3种技术，除了可使整个终端系统产品体积变小之外，耗电、效能、成本表现均优于传统制程。

（一）制程微缩技术发展趋势分析

半导体业界长期以来持续藉著制程不断微缩，去达到高效能、节能和Cost Down的目的，当然在更小微缩制程中需要不同电晶体设计达到减少漏电流（Leakage）及更低驱动电压，以达到更高效能更快反应速度和节能目标，例如45nm制程在电晶体的密度可以再增加1倍，即是65nm制程的2倍，或者反过来思考：使原有已量产的晶片在裸晶电路上减少一半的耗用面积，当然45nm制程的电晶体关于开路、短路切换速度将比现有65nm制程再快上20%。除了体积变小速度变快之外，45nm制程在功耗方面较前一世代65nm制程可降低10%-20%而在低功耗（Low Power）制程，45nm的静态功耗可降低高达50%。从上述可以看出新制程不是可以增加电晶体密度就是降低电路耗用面积进而精省成本，或者是用来提升运作时脉频率或用来精省电能。尤其是密度与电能，今日多数的晶片都已达需求之上的效能，效能价格比（Price Performance Rate，PPR）、运作时脉等不再是首要重视，相对的是更高密度所能带来的设计运用发挥，以及每瓦用电可获得的效能（Performance Per Walt，PPW）。 更小微缩制程中除了需要不同电晶体设计以及新制程开发之外，对于更高解析度的暴光技术与设备需求，从来没有间断过，换个角度思考更先进暴光技术与设备便代表晶圆厂核心技术之所在。过去各大半导体厂商莫不以Moore定律作为公司技术发展指标，不断透过资本支出购买并发展先进暴光技术，例如针对未来半导体进入32nm以下制程所需微影技术的可能发展趋势就有：（1）193nm湿浸式液体的持续研发；（2）超紫外线（EUV）；（3）无光罩（Maskless）；（4）壓印（Imprint）等4种不同技术。虽然技术不同，但他们却有共通点就是高设备成本；但是当面临各主要晶圆代工业者纷纷缩减资本支出同时将不利未来更先进制程开发，当然此时对于不需最先进制程就可以达到高效能与节能的系统整合技术，将受到业者青睐。

（二）高度系统整合技术发展趋势分析

无论是透过电路设计或是IC堆曡构装的技术，最终目标都是轻薄短小。目前半导体整合技术两大主流主要是系统晶片（System on Chip，SoC）与系统构装（System In Package SiP），其中SiP由于具备异质整合特性，适用于各种不同型态之封装设计，被广泛应用在缩装需求上，而高密度与高传输的封装方式，则是使IC能发挥最大效率与缩小模组（Module）体积的最大推手。系统整合晶片将原本不同功能晶片整合到单晶片达到高效能、降低功耗及缩小体积目的，以Skyworks开发手机单晶片为例，便有效降低对功耗需求，一般是减少40%（视整合程度与元件而定）；至于元件需求则是减少75%，加上基板面积亦减少65%，在系统整合之后整体的制造成本减少50%。

SiP提供了不同半导体制程技术及不同功能晶片的整合封装方案，SiP与SoC比较的最大优点在于SiP可以轻易地整合属于不同材质、不同制程的元件，而达到成为一系统或次系统的目的；反观SoC却不易将CMOS与GaAs或是Logic与DRAM制程整合在一起。加上SiP开发时间较短，对于一些Time to Ｍarket的电子产品而言，开发时间长短将直接影响到产品的生命周期，因此对于要求较短开发时间的产品，厂商往往选择采用SiP。一般而言，SoC平均设计时间约在1年以上，使得SoC的主要应用战场多在量大且生命周期性长的产品；而SiP则适用于需要整合大量记忆体而且开发时间短、量小但多样化市场等特质的产品。但是仍有部分厂商认为在产品开发初期先以SiP开发市场，等到市场需求量放大，则改用SoC已达到Cost Down目的。若以台湾省产业现况分析，因为台湾省未来产业发展逐渐朝向通讯及消费性电子发展，加上SoC牵涉到国际大厂平台SPEC释出问题，加上台湾省厂商规模都比IDM厂小，因此市场认为台湾省厂商未来发展SiP将比较具有优势。

事实上业界目前使用系统整合晶片大多是属于2D空间思维，例如SoC就一定是平面应用，因为SoC是单一个Die，因此只能在2D空间思维；至于SiP由于之前都朝向平面扩张，虽然效能性增加但是体积跟积极度并不理想，未来随着晶片堆曡技术日益精进，透过3D堆曡技术将整合记忆体和逻辑IC。未来可以藉由Wafer to Wafer（W2W）方式，透过TSV（Through Silicon Vias）技术将IC封装朝向3D立体思维，将使得成本降低、功能提高、体积更小及整合度更高等。而以往被半导体业界当作技术发展蓝图的Moore定律得以继续下去，甚至改写Moore定律达到「More than Moore」。

在3D IC 发展方面，由于半导体技术发展至45nm以下，铜导线线宽缩小所造成的阻抗增加，将恶化讯号延迟效应。如何在不缩小线宽、线距的情况下，还能提升电晶体密度，表示3D IC 系统晶片藉着TSV技术将是满足此项需求的解决方案之一，特别适合应用于记忆体、CMOS硬象感测器和微处理器甚至MEMS的应用。